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时钟跟随是 DSP端作为MASTER端产生的时钟，需要跟随SLAVE端进来的外部时钟，使得产生的时钟与外部的时钟保持一致。 否则会引起数据异常。

情况一： 当两块板子互相连接的情况下，例如 AD1565_1的 TX0 对应连接 AD1565_2 的 RX0，那么此时应该注意，TX0的主从模式应该与 RX0 的主从模式保持不一致，即 TX0 为 Master 模式，RX0 就必须要设置为 Slave 模式，TX0 为Slave 模式，RX0 就必须要设置为 Master 模式。 情况二： 当在同一块板子上的情况下，此时仅在 AD15 ...

现象如上。 根本原因：flash可能损坏。

读取dsp版本号使用0x08命令协议，固件当中固化工具无法修改。topo版本号0x11命令协议，同参数烧录进行下发

UAC的核心理念：将音频处理的“数据源”与“数模转换”分离。PC端主机仅负责传输未经处理的纯数字音频流，而解码和音质塑造完全交由外置设备（即AD1565板子）独立完成。由此，音质的最终表现由外置硬件决定，PC端主机只承担数据传输的角色。 ...

内部算法模块是定点处理

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与设备绑定，不同设备不能通用。

通常需要联网，如需要在无网环境中使用，发送license申请时请特别说明.

文件不对应本设备、路径不正确，虚拟机当中运行。

有的小伙伴可能会问：为什么也要对ADC/DAC的Sample Rate进行设置呢？ 那是因为在路由搭建中，即使我们并未使用ADC/DAC，可是ADC/DAC默认使能，那么DS工具就会检测ADC/DAC与RX，TX的采样率Sample Rate是否一致，所以我们要确保两者的采样率Sample Rate是一致的，这样工具检测才不会报错 ...

首先我们需要保证ASRC的输出采样率（Sample Rate，SR）与选择的TX输出的SR保持一致，其次我们还需要保证ADC、DAC的SR与ASRC的SR、TX的SR保持一致

Enable：开启或关闭TX0通道 Mode：主从模式选择 Active Edge：RCLK的边沿采样 TDM：通道数选择 CLK Group：时钟组选择，同一组时钟，不能即做从又做主 LRCLK Mode：左右声道时钟的模式占比 Lines：默认多线模式multi-slot Date Src：数据源 Order：选择字节字 ...

Enable：开启或关闭RX0通道 Mode：主从模式选择 Active Edge：RCLK的边沿采样 TDM：通道数选择 CLK Group：时钟组选择，同一组时钟，不能即做从又做主 LRCLK Mode：左右声道时钟的模式占比 Lines：默认多线模式multi-slot Date Src：数据源 Order：选择字 ...

支持中英双语，设置后重启生效。